（原标题：台积电3D封装，向3μm迈进！）

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台积电的 3D 堆叠系统级集成芯片 (SoIC) 先进封装手艺将快速发展。在该公司最近的手艺计议会上，台积电抽象了一份门道图，到 2027 年，该手艺将从目下的 9μm 凸块间距一齐减轻到 3μm 间距，将 A16 和 N2 芯片组合堆叠在一皆。

台积电领有多项先进封装手艺，包括 2.5D CoWoS 和 2.5D/3D InFO。也许最酷爱（亦然最复杂）的技艺是他们的 3D 堆叠集成芯片系统 (SoIC) 手艺，这是台积电对搀杂晶圆键合的完结。搀杂键合允许将两个先进的逻辑器件平直堆叠在一皆，从而完结两个芯片之间的超密集（和超短）流通，主要针对高性能部件。目下，SoIC-X（无凸块）用于特定应用，举例 AMD 的 CPU 3D V 缓存手艺，以及他们的 Instinct MI300 系列 AI 产物。天然接受率正在增长，但现时这一代手艺受到芯片尺寸和互连间距的截止。

但淌若一切按照台积电的谋略进行，这些截止瞻望很快就会散失。SoIC-X 手艺将快速发展，到 2027 年，将有可能拼装一个芯片，将台积电顶端 A16（1.6 纳米级）上制造的掩模版大小的顶部芯片与使用台积电 N2（2 纳米级）坐褥的底部芯片配对。这些芯片将循序使用 3μm 键合间距硅通孔 (TSV) 流通，密度是目下 9μm 间距的三倍。如斯小的互连将允许总体上更大的流通数目，从而大大普及拼装芯片的带宽密度（从而普及性能）。

改造的搀杂键捏艺旨在让台积电的大型 HPC 客户（AMD、博通、英特尔、NVIDIA 等）大略为条目坑诰的应用构建大型、超密集的理解式惩处器计议，在这些应用中，芯片之间的距离至关首要，所用的总面积也很首要。同期，关于只刺眼性能的应用，不错将多个 SoIC-X 封装扬弃在 CoWoS 中介层上，以更低功耗获取更高的性能。

除了针对需要极高性能的成立拓荒无凸块 SoIC-X 封装手艺外，台积电还将在不久的往日推出凸块 SoIC-P 封装工艺。SoIC-P 专为更低廉的低性能应用而计议，这些应用仍需要 3D 堆叠，但不需要无凸块铜对铜 TSV 流通带来的稀奇性能和复杂性。这种封装手艺将使更平淡的公司大略欺诈 SoIC，天然台积电弗成代表其客户的谋略，但更低廉的手艺版块可能会使其适用于更刺眼资本的豪侈者应用。

凭证台积电目下的谋略，到 2025 年，该公司将提供正面临后头 (F2B) 凸块 SoIC-P 手艺，该手艺大略将 0.2 光罩大小的 N3（3 纳米级）顶部芯片与 N4（4 纳米级）底部芯片配对，并使用 25μm 间距微凸块 (μbump) 进行流通。2027 年，台积电将推出正面临后头 (F2F) 凸块 SoIC-P 手艺，该手艺大略将 N2 顶部芯片扬弃在间距为 16μm 的 N3 底部芯片上。

为了让 SoIC 在芯片拓荒商中更受迎接、更容易获取，还有好多职责要作念，包括持续改造其芯片到芯片接口。但台积电似乎对行业接受 SoIC 高出乐不雅，瞻望到 2026 年至 2027 年将发布约 30 种 SoIC 计议。

https://www.anandtech.com/show/21414/tsmcs-3d-stacked-soic-packaging-making-quick-progress-3um-pitch-in-2027

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